Low power RF signal processing for internet of things applications

Zhang, Ye; Heinen, Stefan (Thesis advisor); Böck, Georg (Thesis advisor)

Aachen (2016, 2017) [Doktorarbeit]

Seite(n): 1 Online-Ressource (xxii, 150 Seiten) : Illustrationen, Diagramme

Kurzfassung

In dieser Arbeit werden Architekturen mit geringem Realisierungsaufwand für Anwendungen im Bereich „Internet der Dinge“ vorgestellt um verschiedene Funkstandards in einem einzigen Chip zu implementieren. Es werden geeignete Lösungen mit hoher Effizienz, geringen Kosten, niedriger Leistungsaufnahme und zufriedenstellender Datenrate für HF-Transceiver erarbeitet. Durch den Vergleich von charakteristischen Kompromissen der verschiedenen Architekturen, der Analyse der typischen realen Eigenschaften eines Transceivers und der Diskussion der Spezifikationen und Anforderungen von typischen Kurzstrecken Funk-standards wurde ein Sender mit PLL-basierter Zweipunkt-Modulation und ein Low-IF Empfänger ausgewählt.In der Sender-Architektur wird ein VCO mit Wiederverwendung des Stroms zur Frequenz-synthese eingesetzt, um die Leistungsaufnahme signifikant zu reduzieren und ein sehr geringes Phasenrauschen zu erhalten. Weiterhin wird eine digitale Architektur für den ΣΔ-Quantisierer und eine Rauschunterdrückung für die PLL-Modulation vorgeschlagen, die den Hardwareaufwand dramatisch reduziert ohne die Leistungsfähigkeit zu verschlechtern. Um die Bandbreite der Zweipunkt-Modulation zu erhöhen, wird eine adaptive Kalibrierungs-technik, basierend auf einem modifizierten klassischen Schleifenfilter, für die Phasenrausch-unterdrückung vorgeschlagen, in der ein zusätzlicher Port des Schleifenfilters als Referenz für einen Least-Mean-Square-Algorithmus verwendet wird, um einen DC-Fehler zu vermeiden. Der Verstärkungsfehler zwischen Signalpfad und Rauschunterdrückungspfad wird detektiert und eine Kalibrierung außerhalb der Phasenregelschleife durchgeführt, ohne dabei neue Spurs in dem System zu erzeugen. Verglichen mit vorherigen Ansätzen, bietet die vorgestellte Technik eine stringente Lösung für breitbandige PLL-Designs und eliminiert das Quantisierungsrauschen mit kleinerem Flächenbedarf und niedrigerer Leistungs-aufnahme.In der Empfänger-Architektur kann die vorgeschlagene stromsparende, aufwandsarme digitale Demodulationsarchitektur für Low-IF-Empfänger den I/Q Versatz aufgrund von Fehlanpassung im Signalpfad des Frontends ausgleichen und dadurch die Robustheit gegenüber Störern bei der Spiegelfrequenz erhöhen. Die Gruppenlaufzeitunterschiede werden durch ein digitales IIR-Filter kompensiert, wodurch die BER Eigenschaften signifikant verbessert werden. In der Taktrückgewinnung werden die typischen Synchronisations-probleme inklusive Symboltaktrückgewinnung und Trägerfrequenzabweichungen durch ein vereinfachtes datengestütztes System gelöst. Der ΣΔ-NCO bietet IF-Signale mit hoher Auflösung und gutem SNR. Ein Viterbi-Dekoder mit differentiellen Diskriminatioren verschiedener Ordnungen bietet ein robustes Dekodierverfahren. Dadurch kann mit der vorgeschlagenen Multi-Standard-Empfängerarchitektur nicht nur ein außerordentlicher Gewinn an Leistungsfähigkeit für einen großen Bereich von Datenraten und IF-Frequenzen, aber auch ein einfacher, praktischer und flexibler Lösungsansatz für vollintegrierte Implementierungen demonstriert werden.

Identifikationsnummern

  • URN: urn:nbn:de:hbz:82-rwth-2017-019961
  • REPORT NUMBER: RWTH-2017-01996